简介： 本发明公开了一种基于忆阻元件和蕴含逻辑的非易失性存储器，包括一选通管；用于存储写入时的数据的第一忆阻器；用于辅助判断第一忆阻器是否写入正确的第二忆阻器；一定值电阻；所述选通管的源极电性连接到DL端，所述选通管的栅极电性连接到WL端，所述选通管的漏极分别电性连接到第一忆阻器的负极、第二忆阻器的负极和定值电阻的一端，所述第一忆阻器的正极电性连接到BL端，所述第二忆阻器的正极电性连接到CL端，所述定值电阻的另一端接地。本发明能够在读取数据时忽略写入失效带来的错误，同时结合相应的时序可以检测出单元是否写入失效以及识别出具体哪种失效。